Stos TCP/IP na płytce SP605

Właśnie uruchomiłem stos protokołów TCP/IP na płytce prototypowej Xilinx SP605. Poza przykładową aplikacją, która prezentuje działanie protokołu TCP udało mi się przeprowadzić udaną komunikację poprzez UDP. Poniżej wyczekiwany zrzut ekranu z pierwszymi poprawnie przesłanymi pakietami. Zaznaczone zostały linijki świadczące o dwustronnej komunikacji. Do kontroli ruchu na interfejsie sieciowym używałem programu Wireshark.

Rys. 1 - Zrzut ekranu

Xilinx Spartan 6 na płytce prototypowej SP-605

Ostatnio poznałem środowisko programistyczne Xilinx ISE 12.1 i płytkę prototypową SP605. Uruchomiłem wbudowany procesor Microblaze, komunikację portem RS232, zbudowałem układ opóźniający o zmiennym opóźnieniu.

Rys. 1 - Płytka prototypowa Xilinx SP605

Na płytce znajduje się:

• Układ FPGA: XC6SLX45T FGG484-3C Spartan-6


• Programowany z:
  
  
  
  • 8MB Quad SPI Flash
  
  
  • 32MB Parallel (BPI) Flash
  
  
  • System ACE CF with 2GB CompactFlash (CF) Card
  
  
  • JTAG


• Pamięć:
  
  
  
  • 128MB DDR3 Component Memory
  
  
  • 32MB Parallel (BPI) Flash
  
  
  • 8Kb IIC EEPROM


• Komunikacja i Sieć:
  
  
  
  • 10/100/1000 Tri-Speed Ethernet
  
  
  • SFP transceiver connector
  
  
  • GTP port (TX, RX) with four SMA connectors
  
  
  • USB to UART Bridge
  
  
  • PCI Express x1 Edge Connector


• Złącza wejścia/wyjścia:
  
  
  
  • FMC-LPC connector
  
  
  • User GPIO with two SMA connectors
  
  
  • 4 User I/O (1x6 Header)


• Zegar:
  
  
  
  • 200 MHz Oscillator (Differential)
  
  
  • 27 MHz Socketed Oscillator (Single-Ended)
  
  
  • SMA Connectors for external clock (Differential)
  
  
  • GTP Reference Clock port with 2 SMA connectors
    


• Wyświetlanie:
  
  
  
  • Video - DVI / VGA
  
  
  • 4X LEDs


• Sterowanie:
  
  
  
  • 4X Push Buttons
  
  
  • 4X DIP Switches

Układ FPGA i procesor PowerPC

Dzisiaj zaprogramowałem strukturę FPGA z wbudowanym procesorem PowerPC. Jest to układ Virtex4 (XC4VFX12) firmy Xilinx. Projekt stworzyłem w środowisku ISE 10.1, na które składa się program Platform Studio, ISE oraz Plan Ahead. Praca polegała na wygenerowaniu plików konfiguracyjnych dla procesora i jego peryferiów wbudowanych w strukturę FPGA.
Pierwszym etapem było użycie programu Platform Studio do skonfigurowania procesora i peryferiów. Program ten służy również do kompilacji kodu programu w języku C, który będzie wykonywany przez procesor PPC.
Drugim etapem było zaimportowanie plików konfiguracyjnych wygenerowanych przez Platform Studio do programu ISE i stworzenie w nim dodatkowej funkcji logicznej w strukturze FPGA. Strukturę FPGA opisałem w programie ISE za pomocą języka VHDL.
Trzecim etapem było użycie programu Plan Ahead do zdefiniowania połączeń między sygnałami w opisie VHDL a fizycznymi portami wejścia/wyjścia układu scalonego.
Ostatnim krokiem było skompilowanie plików programujących układ. Do tego służy program ISE z modułem iMPACT.

Płytka prototypowa Xilinx ML-401